Trans Linear Biasのシミュレーションをしてみた。
Vbe(1)+Vbe(2)=Vbe(4)+Vbe(5)ならば、
Ic(1)*Ic(2)=Ic(4)*Ic(5) となる様なので、
注)2022/2/17更新_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/_/
LTspiceのシミュレーション結果から、上記の式は成立していない。
私の理解が不足しているのに、自分の都合のよいように式を解釈している状態。
以下が正しいようだ。 (入力が0V~1.0Vの範囲では比が等しいが成り立つようだ)
Vbe(1)+Vbe(2)=Vbe(4)+Vbe(5)ならば、
Ic(1)*Ic(2) ∝ Ic(4)*Ic(5) となる様なので、
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バイアス側(Q1,Q2)の電流とSEPP側(Q4,Q5)の電流の積が等しいなら、
バイアス側のIc(1)*Ic(2)は常に正なので、
SEPP側(Q4,Q5)の電流は枯れることがないと読める。
電流が枯れないで連続しているので、SEPPでよくある0mAのトランジェント
スイッチング歪み がない滑らかなものが利点と読める。
Q3,Q6のトランジスタのBaseに大きい電流供給がないなら、
Q1,Q2の電流は、二つの抵抗でほぼ決まり一定に近い。
この例だと10mA程度。 Ic(1)*Ic(2)=100mA^2
仮に、Ic4=100mA,Ic5=1mAなら、 出力(8Ω) 0.8V,99mA ≒ 80mW
仮に、Ic4=200mA,Ic5=0.5mAなら、 出力(8Ω) 1.6V,199.5mA ≒ 320mW
仮に、Ic4=300mA,Ic5=0.33mAなら、 出力(8Ω) 2.4V,299.7mA ≒ 720mW
Ic3≒Ic4=100mAだとQ3,Q4のPower Dissipationはそれぞれ0.36W,0.06Wになる。
Ic3≒Ic4=200mAだとQ3,Q4のPower Dissipationはそれぞれ0.56W,0.12Wになる。
Ic3≒Ic4=300mAだとQ3,Q4のPower Dissipationはそれぞれ0.60W,0.18Wになる。
Ic3≒Ic4=400mAだとQ3,Q4のPower Dissipationはそれぞれ0.48W,0.24Wになる。
Ic3≒Ic4=450mAだとQ3,Q4のPower Dissipationはそれぞれ0.36W,0.27Wになる。
Q3,Q4でうまくPower Dissipationを分担している様に見える。
供給電圧5Vからの出力電圧の限界に近づいてくるまで、頑張れる様にも見える。
便利だな。
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